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verilog状态机中的一个状态执行时间问题

归档日期:07-08       文本归类:执行状态      文章编辑:爱尚语录

  我在三段式状态机的verilog中又加入了一个always块;仿真后发现一个状态的执行之间变成了2个clk(原来是1个clk)。这是什么原因?求大虾指导!...

  我在三段式状态机的verilog中又加入了一个always块;仿真后发现一个状态的执行之间变成了2个clk(原来是1个clk)。这是什么原因?求大虾指导!

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  你在always中的触发条件是clk吧,然后在设计中有字段currentstate = nextstate;吧,这样相当于插入一个触发器,故要再延迟一个clk。

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